大きな一体型システムとは何ですか。愛国酸化電子部品ベースの歴史（ECB）

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集積回路（IP）、小型板（結晶質、または「チップ」）半導体材料、通常はコントロールするために使用されるシリコン上に形成されたマイクロ電子図。電気ショックそしてその利得。典型的なIPは、結晶の表層に作られたトランジスタ、抵抗器、コンデンサ、およびダイオードなどの複数の相互接続されたマイクロ電子部品からなる。シリコン結晶寸法は、約1.3±1.3mmから13°13mmの範囲である。地域の進歩統合スキーム彼は大型および超高集積回路（BISとSBI）の技術の開発をもたらしました。これらのテクノロジにより、それぞれが多くのスキームを含むIPを受け取ることができます。1チップで、100万人以上のコンポーネントをカウントすることができます。

統合されたスキームは、シャーシに取り付けられた個々のコンポーネントから収集されたそれらの前任者にわたって多くの利点を持ちます。 IPには小さいサイズ、高速、信頼性が小さくなります。さらに、振動、湿気、老化の影響によって引き起こされる故障の安価ではない。

半導体の特別な特性により、電子回路の小型化が可能でした。半導体は、ガラスとしての誘電体よりもはるかに大きな導電性（導電率）を有するが、例えば銅、例えば銅よりも著しく低い材料である。このような半導体材料の結晶格子には、シリコンのように、室温では、有意な導電性を確保するために自由電子が少なすぎる。したがって、純粋な半導体は低い導電性を有する。しかしながら、適切な不純物のシリコンへの導入はその導電性を増大させる。

合金化不純物を2つの方法でシリコンに注入する。強いドーピングのために、または投与される不純物の量の正確な調節が任意である場合、通常拡散法を使用する。リンまたはホウ素の拡散は、原則として、1000~1150℃の間の温度で30分から数時間の間の温度でドーピング不純物の雰囲気中で行われる。イオン注入により、シリコンは高速イオンの合金化不純物によって衝撃される。植え込み可能な不純物の量は数パーセントの精度で調整することができます。正確さは、トランジスタの利得が1cm 2塩基で埋め込まれた不純物原子の数に依存するので重要である。 下記参照).

製造。

一部の半導体領域を高精度に合金化する必要があるため、集積回路を最大2ヶ月占めることができる。栽培、または伸張、結晶と呼ばれるプロセス中に、最初に高純度の円筒形のシリコンブランクが得られます。このシリンダーから、プレートは厚さ、例えば0.5mmで切断される。プレートは最終的にチップと呼ばれる何百もの小片を切り取る、それぞれが後述する技術的プロセスの結果として、集積回路になる。

チップの処理プロセスは、IPの各層のマスクの製造から始まる。大規模ステンシルが行われ、約1の面積の正方形の形状が行われる。 0.1 m 2。そのようなマスクのセットには、IPのすべてのコンポーネントが含まれています：拡散レベル、相互接続レベルなど得られた全体の構造全体を結晶サイズに撮影し、ガラス板上の層に再生する。シリコンプレートの表面上に二酸化ケイ素の薄層が成長する。各プレートは感光材料（フォトレジスト）で覆われており、マスクを透過した光によって露光される。感光性コーティングの不適切な部分は溶媒によって除去され、そして二酸化ケイ素を溶解する異なる化学試薬で、後者は感光性コーティングによって保護されなくなった領域から後者をエッチングする。この基本技術プロセスのための選択肢は、2つの主要な種類のトランジスタ構造の製造において使用されている：バイポーラおよびフィールド（MOS）。

バイポーラトランジスタ

このトランジスタは型構造を有する n-P-N. それとも、ほとんど頻繁には p-N-P.。典型的には、技術的プロセスは強く合金化された材料のプレート（基板）から始まる p-タイプ。この板の表面には、弱い合金化シリコンのエピタキシャル成長薄層 n-タイプ; したがって、成長層は、基板と同じ結晶構造を有する。このレイヤーはトランジスタの能動的部分を含まなければなりません - 個々のコレクターがその中に形成されます。プレートを最初にオーブンにボロン対を有するオーブンに配置する。シリコンプレートへのホウ素の拡散はそこにのみあり、そこでその表面はエッチングで処理されている。その結果、材料から領域や窓が発生します。 n-タイプ。リン対と他のマスクとを使用して、コレクタ層との接触を形成する第2の高温プロセス。基部およびエミッタをそれぞれ導電性のホウ素およびリン拡散を行う。塩基の厚さは通常数ミクロンです。これらの小さな導電性島 n- 私。 p-typeはBで接続されています。一般的なスキーム水蒸気相から沈殿するかまたは真空中で塗布されたアルミニウム製の相互接続によって。時にはこれらの目的のために、白金と金のような貴金属が使用されます。抵抗器、コンデンサおよびインダクタなどのトランジスタおよび他の回路素子は、操作シーケンス中に拡散方法のプレートに形成され、完成した電子回路を作成することができる。

MOSトランジスタ

MOS（金属酸化物 - 半導体）が最大分布を受けた - 2つの密接に配置されたシリコンの領域からなる構造 n- 基板上に実装されたタイプ p-タイプ。シリコンの表面には、二酸化層の層が増加しており、この層の上に（地域間の） n-typeとわずかに撮影する）は、シャッターの役割を果たす局所的な金属層を形成する。 2つの領域 nソースとドレインと呼ばれる型は、それぞれ入出力のための接続要素として機能します。二酸化シリコンに設けられた窓を通して、金属接続はソースとドレインで行われます。狭い表面チャネル n-typeソースと在庫を接続します。他の場合では、チャネルはシャッタに印加される電圧の作用の下で誘導され得る。シャッターの下に位置する誘導チャンネルを有するトランジスタに正電圧が供給されると p-typeはレイヤーに変わります nシャッタに到着する信号によって、ソースからドレインへ流れるタイプ、制御され、電流、制御され、変調されます。 MOSトランジスタは非常に小さい電力を消費します。それは高い入力抵抗を有する、異なる低電流ストリーム回路と非常に低いノイズレベル。シャッタ、酸化物およびシリコンは凝縮器を形成するので、そのような装置はコンピュータメモリシステムにおいて広く使用されている（ 下記参照）。補完的またはCMOスキームでは、MOS構造は負荷として使用され、メインMOSトランジスタが非活性状態にあるときに電力を消費しない。

処理が完了したら、プレートを部品に切断する。切断操作は、ダイヤモンドエッジを備えたディスクソーによって行われます。各結晶（チップ、またはIP）は、次にいくつかのタイプのうちの1つのハウジング内にある。 IPの構成要素を身体結論のフレームに接続するために、金線は25ミクロンの厚さで使用されます。より厚いフレームの結論を使用すると、ソースを機能する電子機器に接続できます。

信頼性

集積回路の信頼性は、形状および大きさが等しい別のシリコントランジスタとほぼ同じである。理論的には、トランジスタは何千年もの間に機能することができます - 重要な要因のロケットや宇宙の機器などのそのような用途では、唯一の故障はプロジェクトの完全な失敗を意味するかもしれません。

マイクロプロセッサとミニコンピュータ。

初めて、1971年のマイクロプロセッサで公に発表されたものは、サイズ5±5mmの結晶に実装された単一のシリコンIP上のコンピュータの主な機能の大部分を実行した。統合されたスキームのおかげで、ミニコンピュータの作成 - すべての機能が1つ以上の大きな集積回路で実行される小型のコンピュータ。そのような印象的な小型化は計算コストの急激な減少をもたらした。現在のミニコンピュータの費用は1000ドル未満では、1960年代初頭に最初の非常に大規模なコンピューティングマシン、そのコストが2000万ドルに達しています。マイクロプロセッサはコミュニケーション、ポケット計算機、手首時間のための機器で使用されています、テレビチャンネルのセレクタ、電子ゲーム、自動キッチン、および銀行設備、自動燃料調整ツール、および乗用車の排気ガスの中和、そして他の多くの装置の中和。グローバルな電子産業のほとんどは、売上高が150億ドルを超えていますが、一方向または別の方法は集積回路に依存します。全世界の規模で、集積回路は機器で使用されており、その合計は数十億ドルです。

コンピュータ記憶装置

電子機器では、「メモリ」という用語は通常、デジタル形式で情報を記憶するための装置を指す。多くの種類の記憶装置（メモリ）の中で、任意のサンプル（ZUPZ）、電荷タイ（CCD）および定常メモリ（ROM）を有するメモリを考える。

ZUPVでは、結晶に配置されているメモリセルへのアクセスが等しくあります。そのような装置は、セル上の1ビット、および広く使用されているタイプの電子メモリである。それぞれのチップでそれらはおよそを持っています。 15万の部品 256 kbpsの容量で利用可能（k \u003d 2 10 \u003d 1024; 256 k \u003d 262 144）。シリアルサンプルを備えたメモリデバイスでは、保存されたビットの循環は、それが閉じたコンベア上にあるので（このタイプのサンプリングがCCDで使用されます）。特別な構成であるCCDでは、電荷パッケージを互いに小さな距離下に配置することができ、チップから電気的に絶縁された小さな金属板。したがって、電荷（またはその不在）は、1つのセルから別のセルへの半導体装置を介してナビゲートすることができる。その結果、必要に応じて、一連のユニットとゼロ（バイナリコード）の形式で情報を記憶することができる。 CCDはSSPFとスピードで競合することはできませんが、低コストで大量の情報を処理することができ、任意のサンプルのメモリが必要ない場合に使用されます。このようなIPで行われたCOPFは揮発性であり、電源がオフになったときに記録された情報が失われます。 ROMでは、情報は中に入力されます製造プロセスそして絶えず保管してください。

新しいタイプの開発とIPは終了しません。洗浄されたプログラマブルROM（SPPU）では、もう一方のシャッターがあります。上部シャッタに電圧が印加されると、1バイナリコードに対応する電荷を購入することができ、スイッチング（リバース）電圧を切り替えると、0のバイナリコードに対応する電荷が失われる可能性があります。

1統合チップ（IP）

現代の離散力学の主な基盤は積分マイクロエレクトロニクスです。 IPへの移行は、マイクロ回路装置の製品が完全な機能ノードであるため、電子機器を構築する方法を大幅に変更しました。

1.Traminology.

GOST17021-88「積分チップ」に従って。用語と定義」

積分チップ（ ) - 変換および信号処理の特定の関数を実行し、電気的に接続された要素（または要素および構成要素）の包装の高密度の高密度のマイクロエレクトロニクス製品、および（または）結晶、テストのテストの観点から、受け入れ、配信および操作は単一の整数と見なされます。

半導体積分マイクロ回路 - 積分チップ、全ての要素と要素間接続は、その音量と半導体の表面に作られています。

フィルム内蔵マイクロ回路 - 積分チップ、全ての元素および要素間化合物がフィルム状に作られている（特殊な場合は、フィルムICは厚膜および薄膜IP）積極的なものである。

ハイブリッド積分マイクロ回路 - 要素に加えて成分および（OR）結晶を含む一体型チップ（雑種IPの特別な場合は多文化IP）。

Tonclosure Technology - 基本資料：

基板 - 回路のパターンを適用して作成する（Satal、Ceramics）。

導電性フィルム - 銅、アルミニウム、金。

抵抗材料 - 金属とそれらの合金、酸化スズ、誘電体、混合物。

tolstoplennaya - ほとんどの通勤ボード。

現在、6倍の積分の積分チップがあります（表1）。

小型積分マイクロ回路（MIS） - 100個の要素と（または）成分を含むIC（1..2度）。

中統合チップ（SIS. ) - 100~1000個の要素および（OR）デジタル用の（OR）コンポーネントを含むIP（2..3度）。

大型統合マイクロ回路（ビス） - アナログIC（3..4度）の場合は、1000以上の要素および（OR）デジタル用の（OR）コンポーネントを含むIP。

超大型集積チップ（SBI） - 構造構造を有するデジタルICを有するデジタルICのための（または）デジタルICを含むデジタルICの構成要素を含むIPは、構造の不規則な構造構造を有するデジタルIP、および10,000を超える - アナログIC（5..7度）。

注意： 定期的な構成構造を有するデジタルIPは、コンピューティング方式を構成する不規則な構造を有する、記憶装置のチャートおよび基本行列信号に基づく回路を含む。

超高速積分チップ（SSS ) - デジタルIP、その機能速度は、論理要素ごとに少なくとも1×10 13 Hz / cm 3である。

機能速度の下では、論理要素動作周波数の作業は、結晶領域の1平方センチメートル当たりの論理素子の数による信号伝搬遅延の最大平均時間の逆定量値と等しいと理解される。

集積レベルによる集積回路の分類

表1 - 統合レベルによるIPの分類

STEAレベル1マイクロ回路内の要素と成分の数

切り株整数 - デジタルマイクロ回路アナログ

バイポーラマイクロ回路上のMOS-の統合

トランジスタのトランジスタのスワージ

1..2 MIS<= 100 <= 100 <= 100

2..3 CIS\u003e 100<= 1000 > 100 <= 500 > 100 <= 500

3..4ビス\u003e 1000<= 10000 > 500 <= 2000 > 500

4..5 SBI\u003e 100000\u003e 50,000\u003e 10000\u003e

アナログ内蔵マイクロ回路 - 連続機能の法則に従って信号を変換して処理することを目的とした整数チップ（アナログの特別な場合は線形特性 - リニアIPのマイクロ回路）。

デジタルIZ。 - 統合チップ、離散関数の法則によって異なる信号の変換と処理のために設計されています（デジタルIPの特別な場合は論理チップです）

積分チップの積分度 - その中に含まれる要素数および構成要素の数によって特徴付けられるチップの複雑さの指標。

式：k \u003d lgnによって決定される。

ここで、kは、最も近いより整数に丸められた積分度を決定する係数です。

nは、集積回路に含まれる要素および構成要素の数である。

一連の一体型マイクロ回路 - さまざまな機能を実行できる一種の一種の一連の積分チップ、単一の構造的および技術設計を持ち、同時使用を目的としています。

最低で、任意の種類と宛先のEVAの設計階層のゼロレベルでは、記憶機能と同様に論理的、補助、特殊機能、および記憶機能を実行します。現在、業界は多数の標識に分類することができる多数の集積回路を生成します。

2マイクロ回路と記号の分類

に応じて 製造技術 IPは4種類に分けられます。映画; ハイブリッド; 併せた

半導体ICの電気回路の要素は、半導体材料（基板）の体積または表面に形成されている。異なる数の単結晶板を有する不純物の濃度をいくつか導入することによる活性および受動素子の形成。

図1 - 集積回路の分類

ハイブリッドIPでは、受動部が誘電体材料（基板）の表面に塗布されたフィルムの形態で行われ、独立した構成設計を有する能動素子が基板の表面に取り付けられている。

アクティブな不適切な要素を接続する方法に応じて、アクティブに柔軟で硬い結論があります。

さまざまな半導体IPが組み合わされています。

結合IPでは、半導体基板の内部に能動素子が行われ、受動部はその表面上の金属膜として行われる。

機能的な目的によって IPは次のよ\u200b\u200bうに分類できます。

1）デジタル; 2）アナログ

デジタルIPSは色、離散オートメーションデバイスなどで使用されています。これらには、マイクロプロセッサ回路、メモリ図、およびIPが論理機能を実行します。

線形および線形インパルスICは、アナログコンピューティングマシンおよび情報変換装置に使用されます。

これらには、さまざまな操作アンプ、コンパレータなどのスキームが含まれます。

分類の基礎 デジタル マイクロ回路は3つの形質です。

1）入力変数に対して論理演算が実行される論理回路の構成要素の種類。

2）半導体装置を論理回路に接続する方法。

3）論理方式間の通信の種類。

これらの機能によると、論理IPは次のよ\u200b\u200bうに分類できます。

1）MOS構造上の直接接続を伴うスキーム - NSTLM（MOP - 金属 - 酸化物 - 半導体またはMDP金属誘電体 - 半導体）。

2）抵抗器 - 静電容量接続を有する方式 - RTL。小売スキーム、その入力ロジックは抵抗回路で実行されます。 RTLEとRTL - 道徳的な時代遅れで新しい開発は使用されていません。

3）スキームであり、その入力ロジックはダイオード - DTLで実行されます。

入力ロジックがマルチシートトランジスタTTLによって実行された図4のスキーム。

5）エミッタが関連するスキーム - ESL、または現在のスイッチ上のPTLL - ロジック。

6）噴射積分論理IILまたは2L - それに基づく高速および低エネルギー消費量の大きな統合に基づく。

7）異なる導電率モードのチャネルを有する一対のトランジスタを接合する方式、いわゆる相補構造。（CMOS - 構造体）。

IPの条件付き指定では、構造的および技術設計は数字で示されます。

1,5,6,7 - 半導体。 2,4,8 - ハイブリッド。

3その他 - （フィルム、真空など）。

REC内の関数の性質によると、IPはサブグループ（例えば、ジェネレータ、アンプなど）に分割され（例えば、周波数変換器、フェーズ、電圧）サブグループは適切な文字で示されています。例、高調波信号（C）、NDセット（H）ダイオード（E））のHS発生器（G）

マイクロ回路の4団

GOST 17467-88は、IP構成体に関する用語を示しています。

ボディボディ - 結論なしの船体の一部。

出力の位置 - 円または一列に位置する身体の本体からの結果のいくつかの同等の位置のうちの1つが、出力によって占有されているかどうかを占めることができます。各出力位置はシーケンス番号で表されます。

設置面 - IPが取り付けられている平面。

積分CXEMA（IP、積分チップ、チップ）、機能的に完成したマイクロ電子製品、これは、半導体単結晶板に形成された電気的に相互接続された素子（トランジスタなど）の組み合わせである。現代のすべての無線電子機器の要素ベース、デバイスコンピューター機器、情報および電気通信システム。

歴史的参照 私は1958年のJ. Kilbi（Nobel賞2000年）に発明され、ゲルマニック単結晶板をその中に形成された別々のトランジスタに共有することなく、それらを最も弱いワイヤと組み合わさず、結果として得られるデバイスは完成した無線電子回路となりました。 6ヶ月後、アメリカの物理学者R.Neussは、いわゆる平面シリコンIPを実現し、そこではバイポーラトランジスタの各領域（エミッタ、ベース、コレクタ）、メタライズド領域（いわゆるコンタクトパッド）が表面上に形成された。シリコンプレートの中で、それらの間の化合物は薄膜導体により行った。 1959年に、シリコンISSの工業的リリースはアメリカで始まりました。 USSRにおけるIPの大量生産は、K. A. Valievのリーダーシップの下でZelenogradの都市で1960年代半ばに組織されました。

IP技術 半導体の構造を図に示す。トランジスタおよび他の要素は、シリコンプレートの表面層のほぼ面層の非常に薄い（最大数ミクロン）に形成されている。上から、要素間接続のマルチレベルシステムが作成されます。 IP要素の数が増加すると、レベルの数が増えており、10以上に達することができます。要素間化合物は低電気抵抗を有する必要がある。この要求は、例えば銅を満たす。導体層の間には絶縁性（誘電体）層（SiO 2など）が配置されている。同時に1つのPPプレート上には数百のICに形成され、その後プレートは個々の結晶（チップ）に分離される。

IP製造技術サイクルには数百の操作が含まれていますが、最も重要なのはフォトリソグラフィ（FL）です。トランジスタは、回路がFLの結果として形成された数十の部分を含むので、各層の配線構成および層間の導電領域（コンタクト）の位置を決定する。 FL技術サイクルは数十回繰り返されます。各FL動作に続いて、誘電体、PPおよび金属薄膜の降水量、エッチング、シリコン中のイオンの注入方法によるドーピングなどのトランジスタの製造業者が続いている。フォトリソグラフィーは、の最小サイズ（MR）を決定する。個々の部品主流工具は光学投影ステッパス - スキャナであり、（チップからチップへのチップからチップへのチップからチップへ）の助けがされている（感光層が適用されるチップ照明 - フォトレジスト、フォトマスクと呼ばれるマスクを介して、ダマのサイズに関連して画像を大きくし、同じチップ内で光スポットを走査する。 MRは放射線源波の長さに正比例する。最初に、水銀灯の発光スペクトルのG-およびI線（436および365nm）をFLの設置に使用した。 KRF分子（248nm）およびARF（193nm）上のエキシマレーザーが水銀ランプを置き換えるようになりました。完成物光学系なお、波長193nmの光源を有する撮影およびステッパスキャナの写真を設計する際の特別な高解像度の技術、ならびに特別な高解像度技術を有するフォトレジストの使用は、30nm以下に等しいMRSに達することを可能にする。 1時間あたり最大100枚のプレート（直径300 mm）の容量でチップ（1~4 cm 2の面積）。 13.5nmの波長を有する軟X線放射または極端紫外線（EUF）を用いて、より少ない領域（30~10nm）MPの昇進が可能である。この波長上の材料を有する放射線の集中的な吸収のために、屈折光学系を適用することができない。したがって、Euph-StetperはX線ミラー上の反射光学系を使用しています。テンプレートも反映されるべきです。 EUF-Lithographyはプロジェクションオプティカルのアナログですが、新しいインフラストラクチャの作成を必要とせず、高性能を提供します。したがって、IPから2000の技術は100nm（MR）の線を克服し、ナノテクノロジーになった。

集積回路の構造：1-不動態化（保護）層。 2 - 導体の上層。 3 - 誘電体層。 4 - レベル間接続 5 - 連絡先サイト。 6 - MOSトランジスタ。 7 - シリコンプレート（基板）。

開発方向。 IPはデジタルとアナログに分けられます。デジタル（論理的）マイクロ回路の主なシェアは、1つの水晶（チップ）上で組み合わせることができるメモリのプロセッサとICです。 "システムオンクリスタル"を形成します。 IPの複雑さは、チップ上のトランジスタの数によって決定された集積度によって特徴付けられる。 1970年まで、デジタルICの統合の程度は12ヶ月に2回増加しました。このパターン（初めて、1965年にアメリカの科学者G. Mooreはそれに支払われました）はムーア法の名前を受け取りました。その後、ムーアはその法則を明らかにしました：24か月後にメモリスキームの複雑さを倍増させ、プロセッサ回路を24ヶ月毎に行います。 IP統合が増加するにつれて、新しい用語が導入されました：大型IP（BIS、トランジスタ数は10千回）、スーパーラージ（SBI - 100万台）、超防率IP（UBIV - 最長10億）および巨大線ビス（GBI）。

CMOS構成（補完MOS、すなわち、回路に含まれる相補的なR - MOPおよびW - MOPトランジスタ）を含むバイポーラ（BI）およびON MOP（Complementary MOP、すなわちW - MOPトランジスタ）のデジタルIC - ゼロのある点「バイポーラトランジスタと1チップ内のCMOSトランジスタ上で）と同様に、可能性があります。

集積度の増加は、トランジスタのサイズの低減およびチップサイズの増加によって達成される。これにより、論理要素の切り替え時間が短縮されます。サイズが小さくなるにつれて、消費電力とエネルギーが各スイッチング動作に費やされた（スイッチング時間中の電力の積）。 2005年までに、IPの性能は4次第改善され、ナノ秒の割合に達しました。 1チップ上のトランジスタ数は1000万個までの数百万個でした。

1980年からのグローバルな生産における主な株式（最大90％）はデジタルCMOS IPです。そのような方式の利点は、2つの静的状態（「0」または「1」）のいずれかにおいて、1つのトランジスタが閉じられ、回路内の電流は、I B Cのオフ状態のトランジスタ電流によって決定されることである。つまり、iボールがごくわずかである場合、電源からの電流はスイッチングモードでのみ消費され、消費電力はスイッチング周波数に比例し、関係ρσ≒cσ・∞・f・Uと推定できます。ここで、CΣは論理素子の出力における負荷容量が合計である、Nはチップ上の論理要素の数、fはスイッチング周波数であり、Uは供給電圧である。消費されたほとんどすべての電力はジュール熱の形で強調されているため、水晶から割り当てられるべきです。この場合、スイッチモードで消費される電力は、スタティックモードで消費される電力（電流I BOLおよび漏れ電流によって決定される）で追加される。トランジスタのサイズが小さくなると、静電力は動的に匹敵することができ、1cm 2の結晶あたり1kWの順に達成することができる。大規模なエネルギー放出の問題は強制されています最大周波数高性能CMOSの切り替えは1~10 GHzの範囲です。したがって、「システムオンクリスタル」の性能を高めるために、追加のアーキテクチャ（いわゆるマルチコアプロセッサ）およびアルゴリズム方法が使用される。

MOSトランジスタチャネルの長さでは、量子効果が縦量子化（電子が逆波としてチャネル内に分布している）および横の量子化などのトランジスタの特性に影響を及ぼし、（チャネル狭い））、チャネルを介した電子の直接トンネリング。最後の効果は、それが総漏れ電流に大きな貢献に寄与するので、IP内のCMOS要素を使用する可能性を制限します。 5nmのチャネル長で必須となる。量子デバイス、分子電子デバイスなどはCMOS IPに置き換えられます。

アナログICは、低周波（LF）、高周波を含む、アンプ、ジェネレータ、アッテネータ、デジタルデジタル変換器、コンパレータ、位相調査などの機能を実行する幅広いクラスのスキームを構成します（ HF）および超周波数（マイクロ波）IP。マイクロ波は、トランジスタだけでなく、フィルタインダクタ、コンデンサ、抵抗も含むことができる比較的小さな集積度です。伝統的なシリコン技術を作り出すだけでなく、ソリッドソリューションSi-Ge、化合物A III BV（例えば、砒素と窒化ガリウム、リン化ガリウムインド）などのヘテロクラシックIPの技術も使用されています。接続頻度10~20 GHz、接続頻度A III BV アナログICは、マイクロエレクトロニクスデバイスとマイクロ電子デバイスと環境との相互作用を提供する、タッチとマイクロメカニカルデバイス、バイオチップなどでよく使用され、1つのケースにそれらと囲むことができます。そのような構造は、マルチリスタルまたは「B-Corpsシステム」と呼ばれます。

将来的には、IPの開発は、強力なコンピューティングデバイス、環境モニタリングシステム、およびMANとのコミュニケーション手段を含む、2つの方向の合併とマイクロエレクトロニクスデバイスの作成につながります。

照らす芸術を見てください。マイクロエレクトロニクス

A. A. Orlikovsky。

Konyaev Ivan Sergeevich、学生3コースのAmarvir機械技術研究所（支店）FGBOU VPO Kubbtu、Armavir [Eメールで保護されている]

Monogarov Sergey Ivanovych、Technical Sciencesの候補者、IntraDavodky電気機器の准教授、およびArmavir機械技術研究所（支店）FGBOU VPO Kubbtu、Armavir [Eメールで保護されている]

大型集積回路の原理

注釈この記事は、大型の集積回路（BIS）の製造に専念しています。キーワード：ビス、大型の集積チップ、基本マトリックス結晶、プログラマブルロジックデバイス。

現在、マイクロ電子機器では、さまざまな統合度の専門的およびユニバーサルチップの両方が使用されています。同時に、高度積分統合マイクロ回路（BIS）によって広く使用される傾向がある。これはこの記事で議論される大きな一体型チップ（BIS）である。除帯チップは大きなサーカスによって生産されています広範囲の電子機器、循環された循環で厳密に定義されたアプリケーションの領域を持ちます。基本マトリックスクリスタル（BMK）およびプログラマブルロジックデバイス（PLU）で作られた専門バイスは特に適用されています。そのような広範な使用は、そのようなBISの自動設計が比較的短い期間にかかるという事実によると、BMKに基づくBISのための約数週間、PLUに基づくいくつかの日々のBIS。構築とパラメータの原則を考慮します基本マトリックス結晶の BMKの組成物は、（中央部に配置されている）塩基性細胞の予め形成されたマトリックス、ならびに結晶の周囲に沿って配置されている群の緩衝細胞（図1）を含む。次に、部品細胞のうち、矛盾しない要素（トランジスタ、コンデンサ、抵抗器）および半導体タイヤセグメントのグループは、電気的接続の実装を目的とした半導体タイヤセグメントを含む。金属（導体）および半導体タイヤの形で電気的結合を使用するセルのセルは様々に形成される。機能要素（トリガー、カウンタ、レジスタなど）、バッファ要素など、それらの間にすすいでください。

a）b）c）図1 - BMKの型構造：A）均質細胞の固体アレイを有する。 b）導体用の垂直および水平チャネルで分離された均質な細胞またはマクロのアレイを有する。 c）水平チャネルで分離された不均一細胞のアレイを有する。下水底細胞。 2サンプルバッファセル。 3,5,8マトリックス、4,7,10パネルセル、6.9バリエーション。 11.12 - ホリ亜鉛チャンネル 13ティック運河

にこのタイプ BISは、原則として、基本的な機能要素は必要な速度を提供するのに十分な量のエネルギーを消費する。次に、外部通信行列BISがより高い電力を消費するバッファ要素は、一定量の論理電圧のレベル、負荷容量およびノイズ耐性のレベルによる承認が必要とされる。細胞の組成は、複数の形状の活性および受動的要素を含む。同時に、受動素子のパラメータは、十分に高い精度と安定性の要件を課します。 Analogy Bisの製造を目的としたBMKは、通常、2つのセルマトリックスを含み、それぞれアナログデバイスおよびデジタルデバイスを形成する。デジタルおよびアナログビス用の基本マトリックス結晶はバイポーラトランジスタによって形成され、フィールドトランジスタ孤立したシャッター付き。アナログビスでは、高急峻度通過電圧特性を有するバイポーラトランジスタが広く使用されていた。次に、マトリックスは均質または不均質な細胞からなることがあります。 BMKでは、低積分度（約1000個の論理要素）を有するデジタルBISの実装を目的とした（約1000個の論理要素）が使用されており、高度の統合（約10,000論理要素）およびデジタルベースのBIS座席がある。不均質細胞 BMKマトリックスのセルを整理する2つの方法が使用される：1。セル要素の基礎は、1つの基本論理素子によって形成することができる。エレメンタリー機能（他のもの、または分岐入力および出力）。複数のセルがより複雑な機能を実装するために使用されます。要素の数、品種およびパラメータは、基本論理素子の電気回路によって決定される。セルのセルによって任意の機能的ライブラリー要素を形成することができる。要素タイプその数は、最も複雑な機能要素の電気回路によって決定されます。セルの第1の方法では、マトリックスの組成、BMK領域の使用における十分に高い係数を得ることが可能である。したがって、BIS統合の程度の増加。 BMKセルを構築する第2の方法では、座席が同じであり、セルのサイズが所定であるので、自動BIS設計のシステムが簡単になる。しかしながら、細胞要素の使用率が低いライブラリの十分に単純な機能要素がある場合、結晶領域の使用係数は減少し、これはビスの積分を意味する。マトリックスビス、電気的接続金属（導体）および半導体（多結晶モノー）タイヤを用いて行われる電力および接地回路のタイヤは通常、低抵抗率によって特徴付けられるアルミニウムから行われます。抵抗を増大させた合金半導体タイヤは、主に短い低電圧信号チェーンを実現するために使用されます。要素間の電気的結合を作成するために、1つのマルチレベルメタライゼーションによって使用されます。設計の最後に、BMKのパラメータと特性のセットは消費者にとって非常に完全であるべきです。 BMKの型パラメータと特性は次のとおりです.1。メーカーテクノロジ; 2.クリスタル中のセル。3.セルの構造（要素のセット）。入力要素のパラメータ。6.周辺コンタクトパッド。6.電源への要件。電源および接地回路などのコンタクトパッドの位置と使用のための指示。BMKが役立つことができますデジタル、アナログ、デジタル、およびアナログ大型の集積回路の基礎同時に、アナログBISでの使用を目的としたBMK要素の組み合わせは、アンプ、コンパレータ、アナログデジタルキーなどを可能にします。それほど前に、BMKの主な適用は技術プロセスの管理プロセスの計算技術です。いくつかのBMK、例えばT34VG1（KA1515XM1216）は、コントローラとしてZXスペクトルコンピュータのソビエートクローンで使用されました外部機器。 SinclairコンピュータにおけるULA BMK - Microshemの類似体現在、ほとんどのアプリケーションでのBMKは、プログラミングのための工場生産プロセスを必要としないFPGA（プログラマブル論理積分著者）の対象となります。次に、プログラマブルな論理行列を検討します。プログラムされた論理装置はマトリックス構造と素子のタイヤ整理を有する（各要素は垂直および水平タイヤによって接続されている）。 PLUはプログラム可能な行列とその組み合わせを使用しています。プログラマブルとプログラム可能なプログラムまたはプログラム可能または。プログラマブルおよびプログラムされたプログラム可能または。プログラマブルロジックデバイスには2種類があります。

マトリックスBISの製造技術のための技術に従って、1つのカスタマイズされたフォトマスクロンを使用したCryghpolpolphelfricsに基づく特殊BISの製造においてプログラム可能な。

インプレッションのConderuffacturerによってプログラム可能な（情報を導入することによって）内部レジスタまたはマトリックスの個々の要素への物理的影響（ジャンパーの点滅、半導体デバイスの動作モードの変更、動作モードの変更）。消費者によってプログラム可能な論理デバイスはユニバーサルマイクロエレクトロニクスデバイスです。自動プログラマの助けを借りる。実際には、プログラマブル論理行列（STI）およびプログラマブル定数記憶装置（PPZ）など、そのようなタイプが広く使用されている。STIの拡張を使用すると、論理要素とリンクの数を減らすことができます。 BIS結晶に実装された規則的な構造にとって特に重要な論理デバイスは、プログラム可能なSTIおよび繰り返しプログラム可能なPLMS（RPLM）を一度開発および適用される。再構成された化合物（MABSISTERS）およびプログラマブルアーキテクチャ（MABISPA）-SUBSYSTEMプレートを用いたマトリックスBISの設計および製造方法が開発されている。酸化物中のマスク（Photoshop）メタライゼーションまたはコンタクトウィンドウを用いたプログラミングは、バイポーラトランジスタに基づくPLMに広く使用されている。ダイオード図2は、ダイオードPMにおける元素の化合物の図を示す。正極性の入力信号は、-Eの入力に供給され、M0 -M2の作業は負荷抵抗Rから取り除かれます。ダイオード行列の利点は単純さと小さな面積であり、結晶に占められている小さな面積、そして実質的なものの不利な点です。マトリックス入力によって消費される電流。ダイオードの代わりに多模様トランジスタを使用することで、入力電流（BN回、BN - ニーモルタルトランジスタ伝送係数）を大幅に減らし、PMの速度を上げることができます。図3は、バイポーラマルチミッタートランジスタ上のPLMのフラグメントのスキームを示しています。モップトランジスタに基づく眼鏡は最高の要素レイアウト密度を提供し、最小の電力消費を持ちますが、バイポーラトランジスタ上の行列の速度より劣っています。小さな面積と高い信頼性特殊化されたマイクロプロセッサーBISで彼らの広範な使用を引き起こしたものです。そのようなSTIは、製造プロセスにおいて製造業者によってプログラムされています。特に周辺機器で使用されている場合、特に周辺機器で使用されている電気的にプログラム可能なPLMS「設定」を実装することができます。指定された機能

図2 - 希釈ダイオードPLM

BTの図3 -HAGATMENT PLM

図4は、電気プログラミングを備えた行列の最も一般的な要素を示しています。プログラミングは、ジャンパ（通常はニクロムまたはポリメリウム）またはダイオードの転用（PN遷移または間隔の障壁）を溶融することによって行われる。

図4電気プログラミングを備えたPMの要素

ジャンパは約10オームの抵抗を有し、電流パルスがそれらを通過すると、その振幅は読み出し電流の振幅よりはるかに大きいときに溶融（開く）。ニクロームまたはポリメリウムのジャンパーを破壊するために、電流は20 ... 50 mAです。溶融時間は10~200ミリ秒である。ダイオードは、逆電圧パルスが小さな内部抵抗のあるソースから印加され、十分な電流（200 ... 300mA）を与える。これにより、遷移のアバランシェおよび熱遷移サンプル、および半導体内部の金属粒子の移動を引き起こし、信頼性の高い低電圧コンタクト（図4のバーライン）を形成する。チェーン形成時間0.02 ... 0.05ミリ秒。電気的プログラミングとSLMの制御が使用されている特別な設置コンピュータによって操作されます。プログラミングと制御のためのソース情報は次のとおりです。真実のTATAC;生活の兆候（故障）ログ。ユニットまたはゼロ（非公開PLMの初期情報に応じて）。プログラミングパルスのパラメータ補正プログラムは、入力上のアドレスを00~11 ... 1にします。 PLMは供給電圧を供給し、そしてイグニッションのプログラミングパルスの元の情報符号（故障）の兆候の存在下で。プログラミング後、チェックが行われ、真理値表との一致（不一致）を示すチェックの結果が印刷に表示されます。近代的な周辺機器とメインで登山が使用されますコンピュータ機器特別なチップを持つプラグアンドプレイシステムの拡張ボード。それはあなたの識別子と必要なリソースのリストとサポートされているリソースのリストをあなたの識別子に知らせることを可能にします。SBI（大規模な集積回路を超える）および規則的な構造（図5）の作成のために、セルマトリックスは十分に大きい積分度である。化合物の元素のプログラミングは作成または破壊することによって行われる。

図5 - 再構成を伴う偏りビス

再構成された化合物を備えたマトリックスBISは通常、最小消費電力を特徴とするCMOPTransistorsに基づいて作成されます。すべてのタイプのジャンパはそのようなトランジスタに適用されます。マルチプロセッササブシステムを構築するための再構成された化合物を有する行列BISの使用は適用可能である。様々なレベルの接続導体間の接点は、レーザビーム（誘電体溶融）によってプログラムされ、いくつかの接続が切断される。約1時間の登録。このようなマイクロシステムは最大1000万トランジスタを含み得る。最小の要素を有するSBIのレイアウトのロック0.5 ...2μmは平方ミリメートルあたり20千のトランジスタに達する。供給電圧が切断されたときの情報を保存する既存の素子成形時間。これは、μR階層的な論理行列を実行して上書きすることを可能にするSLMを作成することができます（ RPLM）。RPLM注射における会議分布（図6）。このようなトランジスタの構造は、通常のモップトランススターと同様であり、これは電気的に回路の残りの部分に接続されていない。初期状態では、トランジスタは電流を流さない（図6、a）。トランジスタのソースと流れの間の導電状態（記録）に進むには、約5msで十分に大きな電圧が印加される（約50V）。これにより、供給源のサンプル（ストック）PN遷移および電子のポリクロミンシャッターへの注入を引き起こす。シャッターによって捕捉された107cb / cm 2の電荷（図6、図6参照）は、ソースと在庫を接続するチャネルを誘導し、長時間維持することができます（10 ... 100年）。シャッタが酸化物層で囲まれているので、電圧を除去する。非常に小さい導電性を有する。情報の感染は、それらの転送のシャッターから電子をノックアウトするのに十分な除療療法の紫外線の照射下で行われる。基板に（図6）。イオン化、例えばX線放射を使用して消去することもできる。マトリックスからの情報の読み取りは、供給電圧5 ... 15 Vおよびトランジスタトランジスタを通って流れる電流の制御が行われる。フローティングシャッタは従来のモップトランジスタを含む。

図6。フローティングシャッタを備えたMopTransmistors上のPLM：A）挿入された蓄積トランジスタ; C）マトリックスの断片（TVサンプリングトランジスタ、蓄電トランジスタTk）; 1 -OS; 2 - 多結晶シリコンシャッター。 3ソック; 4無水電荷 5 - 地域の枯渇

BISと共に、再構成された化合物は、プログラマブルアーキテクチャを有するBISおよびSBIの作成に関連する方向を開発し、そしてプレート上のサブシステムの形で実行される。サブシステムアーキテクチャの再構築は、内蔵スイッチング素子をメモリと共に使用して実行される。さらに、メモリ素子は、モジュール式ヒョイトランジスタ上、アバランシェ噴射を有するトランジスタの両方で行うことができる。図1において、No。図7を参照する。プログラマブルアーキテクチャを有する行列BISの構造方式。制御バス（SHU）は、サブシステムアーキテクチャの構成（プログラミング）の分散メモリブロック（P）コードを特定のタスクに書き込むために使用される。行列（M）の解明ブロックは、スイッチングバス（SC）を介して分散スイッチ（k）によって接続されている。

図7プログラマブルアーキテクチャを用いたマトリックスBISの構造的スキーム

プログラマブルアーキテクチャとしてのSBのアプリケーションを使用すると、非常に高いレイアウト密度を得ることができ、アセンブリプロセスを自動化することができます。

Sources 1への参照。教育ウェブサイトwww.studfiles.rull：http：//www.studfiles.ru/dir/cat39/subj1381/file15398/view155035/page2.html2.founded encclopedia Wikipedia URL：http：//ru.wikipedia.org /wiki/%D0%91%D0%9C%D0%9A3.Bedio encclopedia wikipediaurl：http://ru.wikipedia.org/wiki/%D0%9F%D0%9B%D0%98%D0%A1

Konyaev Ivan Sergeyevich、3年生の3年生機械技術研究所（支店）クバン州立技術大学、Armavirmonogarov Sergey Ivanovich、テクニカル科学候補、イニストラント電気機器准教授、アーマヴィル機械技術研究所（支店）クバ州立技術大学、建物Largescale統合スキーマ干渉のアルマビリンプ：この記事は、Largescale集積回路（LSI）.Keywords：BIS、大型集積回路、ベースマトリックスの結晶、プログラマブルロジックデバイスの研究に焦点を当てています。

大型の集積回路

表面実装用に設計された最新の集積チップ。

ソビエトと外国のデジタルマイクロ回路。

積分 ENGL。集積回路、IC、マイクロ回路、マイクロチップ、シリコンチップ、またはチップ）、（ マイクロ)scheme (IP、M / CX), チップ, マイクロチップ （eng。 チップ。 - スラッグ、チップチップ） - マイクロ電子デバイス - 半導体結晶（またはフィルム）上に作られ、意図しない本体に配置された任意の複雑さの電子回路。しばしば下に 集積回路 （IP）電子回路を備えた実際の水晶またはフィルムを理解し、 マイクロチャーム （MS） - 事件で囲まれたIC。同時に、「チップ構成要素」という表現は、ボード上の開口部内の伝統的なはんだ付けのための構成要素とは対照的に「表面実装のための構成要素」を意味する。したがって、表面編集のためのマイクロ回路を意味する「チップチップ」とはより正確である。に現在（年）ほとんどのマイクロ回路は表面実装用のハウジングで製造されています。

歴史

マイクロ回路の発明は、小さな電気的ストレスでの電気伝導率が低いという効果がある薄い酸化膜の特性の研究を開始した。問題は、2つの金属を接触させる場所では、電気的接触が発生しなかったか、または極性の特性を持っていたという問題がある。この現象の深部研究は、ダイオードや後のトランジスタと集積回路の発見をもたらしました。

デザインレベル

物理 - 結晶上のドープゾーンの形で1つのトランジスタ（または小グループ）を実装するための方法。
電気プリンシパル電子回路（トランジスタ、コンデンサ、抵抗など）。
論理論理方式（論理インバータ、要素、非、非、そうでないなど）。
スケジュールおよびシステムテクニカルレベル - 回路およびシステム車学的スキーム（トリガ、コンパレータ、エンコーダ、デコーダ、アルミニウムなど）。
プロダクションのためのトポロジカル - トポロジカル光石。
プログラムレベル（マイクロコントローラおよびマイクロプロセッサ用） - プログラマのアセンブラコマンド。

現在、ほとんどの集積回路はCADを使用して開発されています。これにより、トポロジー写真を取得するプロセスを自動化して大幅に加速させることができます。

分類

統合の程度

目的

統合チップは、全体のマイクロコンピュータ（シングルチップマイクロコンピュータ）までの機能的で機能的な機能を有する完全である可能性がある。

アナログスキーム

信号発生器
アナログ乗数
アナログ減衰器と調整可能なアンプ
発電源の安定剤
パルス電源制御マイクロ回路
シグナルコンバータ
同期スキーム
さまざまなセンサー（温度など）

デジタル回路

論理要素
バッファトランスデューサ
メモリモジュール
（マイクロ）プロセッサ（コンピュータ内のCPUを含む）
戸建マイコン
FPGA - プログラマブル論理集積回路

デジタル積分チップには、アナログと比較していくつかの利点があります。

消費電力の削減 それはデジタル電子機器におけるパルス電気信号の使用と関連している。このような信号を受信して\u200b\u200b変換する際に、電子機器の能動素子（トランジスタ）は「キー」モードで動作し、すなわちトランジスタは「オープン」であり、これはハイレベル信号（1）、または「閉」に対応する。 - （0）は、第二の場合にはトランジスタに電圧降下がなく、2番目の場合はそれを通過しない。どちらの場合も、ほとんどの時間トランジスタが中間（抵抗）状態にあるアナログ装置とは異なり、エネルギー消費量は0に近い。
高い騒音免疫 デジタル装置は、高い信号（例えば、2.5~5V）および低い（0~0.5V）レベルの大きな差に関連付けられている。高レベルが低く、逆に知覚されたときにそのような干渉で誤差が可能であり、おそらく十分ではありません。その上、デジタル機器エラーを修正するために特別なコードを適用することが可能です。
高レベルの信号と低レベルの信号とかなり広い範囲のそれらの許容される変化との大きな違いは、デジタル機器を作ります不感統合テクノロジでは必須ではなく、要素パラメータのバリエーションはデジタルデバイスを選択して設定する必要がなくなります。

印字